Схемотехника КМОП полных сумматоров
Аннотация
В работе описаны принципы построения схемотехники ячейки полного КМОП сумматора. Приведены наиболее распространённые конструктивные решения различных стилей проектирования, описаны их достоинства и недостатки. Представлены результаты моделирования и сравнения описанных решений. Кроме того, предложено решение ячейки сумматора, которое обладает превосходящими характеристиками по быстродействию по формированию сигнала переноса в сравнении с известными сумматорами и, следовательно, позволяет добиться более высокого быстродействия при построении многоразрядных сумматоров.
Список литературы
1. J.M. Rabaey, A. Chandrakasan, B. Nikolic, Digital Integrated Circuits, A Design Perspective, 2nd Prentice Hall, Englewood Cliffs, NJ, 2002.
2. J. Uyemura, CMOS Logic Circuit DesigN. Kluwer, 1999, ISBN 0-7923-8452-0.
3. N. Weste, K. Eshragian, Principles of CMOS VLSI Design: A Systems Perspective, Addison-Wesley, 1993.
4. R. Zimmermann, W. Fichtner, “Low-power logic styles: CMOS versus pass-transistor logic”, IEEE J.Solid-State Circuits, Vol.32, pp.1079-1090, July 1997.
5. A. A. Khatibzaden, K. Raamran, “A 14-transistor Low-Power High-Speed Full Adder Cell”, Department of Electrical and Computer Engineering Ryerson Universiry, Toronto, Ontario, Canada, M5B 2K3, CCECE 2003 - CCGEI 2003, Montreal, May/mai 2003 0-7803-77818/03/$17.00 © 2003 IEEE
6. K. Navi, O. Kavehie, M. Rouholamini, A. Sahafi, and S. Mehrabi, “A Novel CMOS Full Adder”, 20th International Conference on VLSI Design (VLSID'07), 0-7695-2762-0/07 $20.00 © 2007 IEEE
7. S. Issam, A. Khater, A. Bellaouar, M. I. Elmasry, 1996. “Circuit techniques for CMOS lowpower high performance multipliers”, IEEE J. Solid-State Circuit 31, pp. 1535-1544.
8. U. Ko, p.T. Balsara, W. Lee, “Low-Power Design Techniques for High Performance CMOS Adders”, IEEE Transactions on VLSI Systems, Vol. 3, No.2, pp.327-333, June 1995.
9. J.Yuan, C. Svensson, “High-Speed CMOS Circuit Technique”, IEEE JSSC, vol. 24, No.1, February 1989.
10. I. Abu-Khater, A. Bellaouar, M. Elmasry, “Circuit Techniques for CMOS Low-Power High-Performance Multiplier”, IEEE JSSC, vol. 31, No.10, October 1996.
11. E. Sicard, S. D. Bendhia, “Basic of CMOS Cell Design”, McGraw-Hill, 2007
12. Massimo Alioto, Gaetano Palumbo, “Analysis and Comparison on Full Adder Block in Submicron Technology”, IEEE Trans. On Very Large Scale Integration (VLSI) Systems, Vol. 10, No.6, December 2002, pp. 806-823.
13. S. Goel, S. Gollamudi, A. Kumar, M. Bayoumi, “On the design low-energy hybrid CMOS 1-bit full adder cells”, in Proc. of the 2004 27th Midwest Symposium on Circuits and System, vol. 2, pp. 209-212, July 2004.
14. C. H. Chang, J. Gu, M Zhang, “A Review of 0.18-um full adder performances for tree structured arithmetic circuits”, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 13, pp.686-695, Issue 6, June 2005.
15. В. В. Амосов, “Схемотехника и средства проектирования цифровых устройств”, изд. “БХВ-Петербург”, 2007.
16. Volkan Kursun, Edy G. Friedman, “Multi-voltage CMOS Circuit Design”, John Wiley & Sons, Ltd., 2006.
17. С. В. Быков, а. с. № 1034031, СССР, G06F 7/50, 07.08.1983.
18. N. Zhuang and H. Wu, “A new design of the CMOS full adder”, IEEE Journal of Solid-State Circuits, vol. 27, No. 5, pp.840-844, May 1992.
19. Шубин В. В., Патент на изобретение РФ №2380739, G06F 7/50, Сумматор, ФГУ ФИПС, бюллетень № 3, 27.01.2010.
20. Hubert Kaeslin, Digital Integrated Circuit Design from VLSI Architectures to CMOS Fabrication. Cambrige University Press, New York, 2008.
21. A. Kanuma, “CMOS circuit optimization,” Solid-State Electron., vol. 26, no. 1, pp. 47-58, 1983.
22. Y.-M. Hsu and E. E. Swartzlander, “Measuring delay time in adders using simulation”, in Proc. of the 37th Midwest Symposium on Circuits and System, vol. 1, pp.265-268, Aug. 1994.
23. A. M. Shams, T. K. Darwish and M. Bayoumi, “Performance Analysis ofLow-Power 1 -Bit CMOS Full Adder Cells”, IEEE Trans. on VLSI Systems, Vol. 10, No. 1, February 2002, pp. 20-29.
24. В. В. Ракитин, Интегральные схемы на КМОП-транзисторах, МФТИ, Москва, 2007.
25. User’s Guide. OrCAD PSpice. Oregon: Cadence PCB System Division, 2000.
Рецензия
Для цитирования:
Шубин В.В. Схемотехника КМОП полных сумматоров. Вестник СибГУТИ. 2016;(2):25-37.
For citation:
Shubin V.V. CMOS Full-Adder Schematics. The Herald of the Siberian State University of Telecommunications and Information Science. 2016;(2):25-37. (In Russ.)
Просмотров:
886
Послать статью по эл. почте 
